Signalintegritätsprobleme bei High-Speed-Designs vermeiden

Das PCB-Design ändert sich laufend. Ständig ist mehr gefragt: mehr Technik, mehr Produktivität, mehr Effizienz. Auf der anderen Seite sollen die Kosten, der Platzbedarf und die Zeit bis zur Marktreife immer geringer werden. OrCAD unterstützt Sie bei dieser Herausforderung. Echtzeit-Feedback hilft dabei, Fehler zu finden, diese zu beheben und komplizierte Abläufe einfach zu bewältigen.

Signalintegritätsprobleme bei High-Speed-Designs vermeiden

Probleme mit der Hochgeschwindigkeits-Signalintegrität sind nicht mehr nur ein Problem besonderer Designs. Hochgeschwindigkeitsdesign gehört mittlerweile praktisch zum Alltag. OrCAD bietet leistungsstarke Werkzeuge, mit denen Signalintegritätsprobleme in allen Leiterplattendesigns gelöst werden können. Mit dem aktuellen QIR von OrCAD und Allegro lassen sich die Signalimpedanz analysieren und Constraints einfach verwalten, um differentielle Paare effizient zu entflechten. Backdrilling ist einfach zu konfigurieren und nun ist es auch möglich, die Länge, die zwischen den Layern auf der z-Achse (Z-Axis delay) oder vom Silizium bis zum Pin (PIN_DELAY) zurückgelegt wird, zu berücksichtigen.

 

 

Um eine Analyse für Electrical Rule Checks (ERC) in OrCAD und Allegro aufzusetzen, ist eine durchschnittliche Vorbereitungszeit von nur 2 Minuten erforderlich. Es sind keine Simulationsmodelle erforderlich. Die Analyse dauert je nach Komplexität der Leiterplatte ca. 10-20 Minuten. ERC liest die Geometriedaten Ihres Leiterplattenlayouts und den Lagenaufbau ein. Basierend auf diesen Informationen und ohne zusätzliche Simulationsmodelle kann das Tool eine Analyse über alle Netze auf der Leiterplatte durchführen. Es wird die Impedanz und die elektrische Kopplung für jedes Teilstück einer Leitung berechnet. Als Ergebnis bekommen Sie interaktive Grafiken, aus denen Sie kritische Impedanzdiskontinuitäten oder starke Kopplung grafisch leicht erkennen können.

Für alle, die unsere Einladung zum Model Based Safety and System Engineering Day nicht wahrnehmen konnten, fassen wir die Highlights und Neuigkeiten der Konferenz zusammen. ... Mehr...
Das Verwalten der Fertigungsvorgaben für Leiterplatten wird durch die Technologievielfalt immer umfangreicher. Für die verschiedenen Technologien und Kombinationen gibt es besondere Vorgaben, die ein Layouter zu berücksichtigen hat. Cadence bietet mit dem DesignTrue DFM-Portal eine komfortable Plattform zum projektbezogenen Anfordern exakter Regeln in elektronischer Form.... Mehr...
Auf der jährlichen CDNLive treffen sich Elektronik Designer aus ganz Europa. Für Leiterplatten-Designer bietet FlowCAD wieder eine interessante Vortragsreihe in deutscher Sprache an. Darin werden die Neuigkeiten des kommenden Releases 17.4 vorgestellt, die skalierbaren integrierten und optionalen Lösungen zur Signal- und Powerintegrität ausführlich an Beispielen erklärt und in Gastvorträgen von renommierten Leiterplattenherstellern die Anforderungen für fertigungsgerechtes Design erläutert.... Mehr...
© 2019 FlowCAD