Incisive Design Team Lösung
Das Paket kombiniert die besten Simulationswerkzeuge mit den gängigen Simulationssprachen, Simulationsbeschleunigung und mitgelieferten Methodikkonzepten. Das ganze Konzept ist auf den Bedarf von RTL Design Teams abgestimmt.
Die Incisive® Design Team Lösung basiert auf folgenden Produkten:
- Incisive Design Team Simulator
- Incisive Design Team Manager
- Incisive Design Team Formal Verifier
- Incisive Design Team Xtreme® Server
Das Kernstück der Produktfamilie ist der Incisive Design Team Simulator mit seiner "Single-Kernel" Architektur, von der Modelle und Testumgebungen in den Sprachen Verilog® SystemVerilog, VHDL SystemC®, PSL, und OVL gleichermaßen unterstützt werden. Dieses Kernstück wird durch ein integriertes „Code Coverage"-Werkzeug und einen leistungsfähigen interaktiven Debugger vervollständigt.
Der Incisive Design Team Manager ist wichtig für eine zielgerichtete Methodik und führt den Entwickler durch den gesamten Verifikationsprozess von der ersten Insertion und der Testplanung bis hin zur Fehleranalyse und dem Abschluß der RTL-Phase. Er sammelt und analysiert die Daten für die Testabdeckung aus allen Werkzeugen des Pakets und hilft die entdeckten Fehler zu analysieren und daraus den besten Weg zu ihrer Beseitigung abzuleiten. Dieses Vorgehen erlaubt einen schnellern und planbareren Verifikationsprozess.
Der Incisive Design Team Formal Verifier wurde für die „Assertion-based Static Analysis" ausgelegt. Mit ihm können die Design Teams mit der Verifikation bereits sehr früh im Design Prozess beginnen und so Probleme rechtzeitig erkennen.
Der Incisive Design Team Xtreme Server, kann den Durchsatz der Verifikation gewaltig steigern, indem er einen skalierbaren Übergang vom rein softwaregestützten Incisive Design Team Simulator auf eine hardwarebeschleunigte Verifikationslösung mit höchster Leistung ermöglicht.
Die leicht verständliche "Plan-to-Closure" Methodik wurde von Cadence für die besonderen Anforderungen von Entwicklungsingenieuren maßgeschneidert. Sie beinhaltet "Assistenten" für die folgenden Aufgaben: Erstellung von effektiv arbeitenden SystemVerilog Testbenches, Möglichkeiten zur Verifikationsbeschleunigung und eine schrittweise Heranführung an das Thema „Assertions", sowohl für die formale als auch für die simulationsgestützte Verifikation.
Die Vorteile auf einen Blick:
- Tools und Methodik verbessern die Produktivität der Verifikationsteams drastisch
- Die „Assistenten" reduzieren die Lernkurve für „SystemVerilog Testbenches" und „Assertion-based Verification"
- Resource Optimization und „Coverage Metrics" verbessern die Qualität des RTL-Codes
- Der frühe Einsatz der Verifikationsschritte verbessert die Planbarkeit des Aufwandes und vermeidet Projektverzögerungen durch Fehler, die erst spät gefunden werden
- Simulationsbeschleunigung verkürzt die Laufzeit von „Regression Tests" deutlich