Timing Designer

Richtiges Timing von Signalen

Digitale Schaltungen enthalten Signale und zusammengesetzte Signalsequenzen, die zeitlich genau aufeinander abgestimmt sein müssen. Interne und leitungsgebundene Signallaufzeiten und unterschiedliche Taktfrequenzen in einem Design erschweren eine manuelle Timingvorhersage. TimingDesigner ist ein Analysetool, mit dem kritische Timings eines Designs übersichtlich in Timingdiagrammen dargestellt und analysiert werden können. Besonders bei Schaltungen die mehrere Bauteile wie Controller, Speicher und FPGAs enthalten, kann die Toleranz der Signale sehr klein ausfallen und muss präzise geplant werden.

 
Timing Designer


Bei voneinander abhängigen Signalsequenzen kann eine statische Timing Analyse bei der Spezifikation, Analyse und Umsetzung des Timings helfen. Mit TimingDesigner können schnell alternative Signalsequenzen miteinander verglichen und durch Worst-Case-Analysen eine optimale Lösungen erarbeitet werden. Die intuitiv ermittelten Spezifikationen können in Form von Tabellen und Diagrammen übersichtlich dokumentiert werden.

Verletzungen des Timings sind schwer zu lokalisieren. In der Software sind spezielle Cause- and Effect-Mechanismen integriert, die Rückschlüsse auf die Ursachen der Problemstellen aufzeigen und eine zielgerichtete Optimierung des Timings ermöglichen.

 

What's New in Version 9.4

Die wichtigsten Neuigkeiten im Überblick:

  • Integration mit Cadence Sigrity
    • Enabling TimingDesigner Export from Allegro Sigrity System SI
    • Generating the Report
    • Configuring your import in TimingDesigner
    • Accessing the diagrams
    • Sigrity specific diagram details
    • Managing multiple imports in the project manager window
  • Guard Band
    • Setting the guard band
    • Example
  • User Diagrams in Project Manager
    • User Folder
  • Docking Windows
    • Stacked View
    • Tabbed View
© 2017 FlowCAD