Tester correctement les signaux sur les couches internes

Le test du panneau peut représenter jusqu'à un quart du coût de fabrication total de l'électronique. En planifiant tôt dans le processus de développement, ces coûts peuvent être minimisés. Dans ce cas, les câbles doivent également être pris en compte dans les concepts de test, qui ne sont posés que sur les couches internes.

Deux tendances majeures dans l'électronique continuent et ont un impact sur la stratégie de test des circuits imprimés : la miniaturisation en cours des produits finis avec des PCB de plus en plus petits, des assemblages et des exigences de placement plus strictes, ainsi que la vitesse croissante de transfert de données.

Les circonstances concomitantes conduisent au fait qu'il n'y a plus d'espace pour les points de test sur les deux côtés extérieurs d'une carte de circuit imprimé ou que l'utilisation de points de test n'est pas autorisée. Les constructions rigides-flexibles réduisent les possibilités de contact pour le test en raison des connecteurs retirés.

Selon le circuit, Boundary Scan peut déjà atteindre une couverture de test élevée.

Bien que les câbles de bus JTAG aient également besoin d'espace, ils peuvent être acheminés vers des couches internes ils ne font pas obstacle à la demande de miniaturisation.

Avec la bonne stratégie de test, il peut êt re décidé très tôt, comment et lesquelles réseaux seront testés et quels réseaux peuvent rester non testés. Si les réseaux sont déjà spécifiés dans le schéma de circuit, ceux qui doivent être testés plus tard, une stratégie commune de testabilité peut être développée. Dans ce cas, les spécifications de test doivent être prises en compte, en spécifiant par example le nombre de points de test (0, 1 ou 2) sur un réseau et les distances maximales que les points de test peuvent avoir par rapport aux broches de connexion. De telles règles peuvent généralement être rapidement attribuées à un groupe de réseaux dans Constraint Manager.

S'il est clair que cet ensemble contient des signaux qui ne peuvent pas être atteints via des aiguilles de test, la stratégie doit être inversée. Donc, si le Boundary Scan est utilisé, il faut essayer de réduire autant de points de test que possible et de vérifier les signaux en utilisant des méthodes de test Boundary Scan ainsi que d'améliorer la qualité du signal du circuit en même temps.

Comment trouver l'équilibre raisonnable entre les différentes procédures d'essai? XJTAG propose un logiciel gratuit qui fonctionne avec les outils EDA populaires tels que OrCAD et Allegro de Cadence. Avec le XJTAG DFT Assistant, l'ensemble du schéma reconnaît automatiquement les signaux accessibles pour un test JTAG. Les résultats sont affichés sous la forme de réseaux colorés dans le schéma. L'utilisateur peut choisir entre les catégories réseaux Boundary Scan suivantes : Lecture, écriture, alimentation / masse et réseaux sans accès JTAG dans le schéma de circuit. La couverture de test est p. ex. clairement affiché dans l'OrCAD Capture et peut être facilement documenté par le fondu entrant et sortant du schéma.

Pour les réseaux qui ne peuvent pas être atteints avec JTAG, d'autres stratégies de test doivent maintenant être suivies ou le circuit doit être replanifié.

 

Testabdeckung der unterschiedlichen Testmethoden im Schaltplan erfassen und verwalten
Enregistrer et gérer la couverture de test des différentes méthodes de test dans le schéma de circuit

Il est important d'équilibrer les procédures, les étapes et les temps pour le test, ainsi que l'espace disponible sur le PCB et les effets sur la qualité du signal. Par conséquent, il est conseillé de planifier la testabilité avec les layouts de PCB et la production déjà dans la phase de la conception du circuit, afin de trouver un optimum pour l'assemblage.

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