CDNLive EMEA 2018 Rückblick

Für alle, die unsere Einladung zur CDNLive EMEA 2018 nicht wahrnehmen konnten, fassen wir die Highlights und Neuigkeiten der diesjährigen Anwender-Konferenz zusammen.

Die Präsentation auf der CDNLive begann mit einem Keynote Vortrag von Saugat Sen, dem Entwicklungsleiter für alle PCB und IC-Packaging Produkte bei Cadence. Er gab einen Ausblick in die Veränderungen in den Methoden, wie Elektronik heute weltweit entwickelt wird und wie sich Cadence mit der Entwicklung der Produkte darauf eingestellt hat.

CDNLIve EMEA 2018
Saugat Sen, Cadence Vice President R&D bei der PCB-Keynote (Foto: FlowCAD)

Anschliessend wurde die nächste Generation von OrCAD Capture vorgestellt. Mit dem nächsten QIR7 wird diese neue Art, Stromlaufpläne einzugeben, für OrCAD Kunden zur Verfügung stehen. In einer Live-Demonstration wurde das Tool bereits vorgestellt und einige technische Highlights hervorgehoben. QIR7 erscheint im Herbst 2018.

Danach wurden viele Neuigkeiten aus QIR6 in den bekannten Tools von Cadence präsentiert.

Spannend war für die Besucher die neue Funktion, im PCB Editor den Rückstrompfad in Echtzeit prüfen zu lassen und so schon während des Routens fehlende oder falsch platzierte GND-Durchkontaktierungen zu erkennen, die zu EMV-Problemen führen. Dieser Check basiert auf einer Analysemethode der Sigrity Produktfamilie, die jetzt im Hintergrund vom PCB Editor genutzt wird.

In den Vorträgen der Firmen AT&S und Zollner wurden viele vermeidbare Fehler aufgezeigt, die in den Fertigungsdaten sind. Zu den Top-Fehlern bei der Eingangsprüfung der Fertigungsdaten zählen u.a. fehlende Board-Outlines, Same Net Spacing Clearance, Pseudo AOI Fehler, Solder Mask Spacing, Restring und Drill sowie falsches „non functional pad removal“. Für die Bestückung sind Fehler wie Leitungen unter Komponenten, Löcher in SMD Pads oder zu kleine Abstände für AOI häufig zu bemängeln.

Mit den in OrCAD Professional und in Allegro enthaltenen ca. 250 neuen DFM / DFA Checks können Fehler, die bei der Fertigung auftreten, vermieden werden. Die Werte für diese Checks können je nach Leiterplattenfertiger und Bestücker (EMS) unterschiedlich sein. Wenn es in Projekten zu Besonderheiten kommt, können projektbezogene Regeln für bestimmte Bestückungsautomaten oder Prüfverfahren geladen und geprüft werden. In einer Bibliothek werden z.B. die Regeln verschiedener Anbieter hinterlegt und so geprüft, ob die Leiterplatten an allen gewünschten Standorten mit unterschiedlichen Maschinen gefertigt werden können.

CDNLive EMEA 2018
Würth Elektronik hat sich für Cadence und IPC als Datenformat entschieden, um Stackup-Informationen für viele verschiedene Stackups für Standard-Rigid-Flex-Technologien bereitzustellen (Foto: Website der Würth Elektronik)

Auf der Webseite http://www.we-online.de/web/de/leiterplatten/produkte_/3d_starr_flexible_leiterplatten/aufbauten/3D_Aufbauten.php von Würth Elektronik sind ab sofort Templates für Standard Lagenaufbauten von starrflexiblen Leiterplatten im OrCAD / Allegro Format verfügbar. Das Cross Section Technology File kann heruntergeladen werden. Mit diesen erprobten Lagenaufbauten können Leiterplatten schnell, zuverlässig und günstig entwickelt werden, da alle Materialeigenschaften bereits definiert sind.  

 

Wenn Sie die Folien der Veranstaltung als PDF erhalten möchten, kontaktieren Sie FlowCAD in Feldkirchen formlos über www.flowcad.de/Kontakt.htm. Gerne senden wir Ihnen dann einen Download-Link zu.

 

Weitere Informationen zum QIR6 finden Sie hier.

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